Dans le cadre de ses recherches sur les packagings avancés, Intel s'est intéressé à un nouveau matériau pour les substrats de puces : le verre. Sa rigidité, associée à son faible coefficient de dilatation thermique, le rend supérieur aux substrats organiques, car il réduit le degré de dilatation et de déformation. Selon Pooya Tadayon, Intel Fellow et directeur du développement des technologies de packaging et de test, ces propriétés confèrent au verre un avantage particulier pour la mise à l'échelle des procédés, notamment pour l'obtention de pas plus fins.

_{Tom Rucker, vice-président du développement technologique et directeur de l'intégration du développement des technologies de packaging et de test chez Intel}

« L'utilisation de substrats en verre nous permet d'introduire des fonctionnalités et des géométries intéressantes pour améliorer la distribution de puissance », a déclaré Tadayon. « Ce matériau permet également de fabriquer des diodes haute vitesse dépassant 224 G et atteignant même 448 G. » Il a ajouté que l'adoption des substrats en verre est un processus progressif, porté par le développement des outils et des procédés, ainsi que par l'émergence de la demande. Les substrats en verre coexisteront avec les substrats organiques plutôt que de les remplacer.

Tom Rucker, vice-président du développement technologique et directeur de l'intégration du développement des technologies de packaging et de test chez Intel, a noté que la société a déplacé son attention vers le packaging avancé du système sur puce (SoC) vers le système dans le package (SiP).

« Alors que nous réalisons la transition de nombreuses de nos gammes de produits vers la technologie EMIB (Embedded Multi-die Interconnect Bridge), cette évolution continue de s'accélérer », a déclaré Rucker. « Nous évoluons également vers les interconnexions 3D, qui prennent en charge l'empilement de puces et permettent d'en augmenter le nombre, ce qui permet des géométries plus compactes et des performances supérieures, le tout dans un seul boîtier. »

_{Pooya Tadayon, Intel Fellow, directeur du développement des technologies de packaging et de test}

Les défis mécaniques posés par le packaging à grande échelle ont également incité Intel à étendre ses capacités dans ce domaine. Tadayon a souligné que les substrats sont sujets à la déformation, et Mark Gardner, directeur principal du packaging avancé chez Intel Foundry Services, a ajouté que cela complique leur montage sur les cartes mères. « Nous avons donc constaté que notre expertise en assemblage de cartes peut être bénéfique pour nos clients, et nous pouvons collaborer avec les fabricants de composants pour leur offrir un processus fluide », a expliqué Gardner.

Stimuler l'innovation continue dans la technologie de l'emballage

Les produits Intel récemment lancés et à venir incluent :

• Construction Max série Les GPU pour centres de données, lancés début 2023, exploitent la quasi-totalité des technologies de packaging avancées d'Intel, notamment l'empilement 3D côte à côte et l'EMIB. Ces composants contiennent 47 matrices de 5 nm et 100 milliards de transistors.
• La prochaine génération Foveros au pas de 36 µm La technologie d'empilement 3D (qui a évolué de 50 µm à 36 µm et maintenant à 25 µm), ainsi que la Lac des Météores processeurs, dont le lancement est prévu en 2023.
• Construction Réseau à billes à puce retournée (FCBGA) La plateforme, qui vise une production de masse en 2024, prévoit d'étendre les tailles de boîtiers côte à côte à 100 mm, d'étendre les couches intermédiaires et de réduire les pas à moins de 90 µm.
• Interconnexions de nouvelle génération, y compris le couplage à base de verre, également connu sous le nom de technologie du pont de verre—et des optiques co-packagées avec des guides d’ondes intégrés.

Tadayon a expliqué que la technologie du pont de verre ne connecte pas directement les fibres optiques aux puces de silicium afin d'éviter tout retraitement. Cette solution unique prend en charge la fonctionnalité plug-and-play et devrait entrer en production de masse d'ici fin 2024. De plus, la technologie d'empilement de puces Foveros d'Intel continuera d'évoluer, avec des pas de fibre qui devraient se réduire à 9 µm.

« En ce qui concerne les technologies de nouvelle génération, nous prévoyons d'adopter des pas inférieurs à 5 µm dans nos produits », a déclaré Tadayon. « Nous continuerons d'introduire de nouvelles architectures et des capacités d'empilement 3D, permettant aux architectes de connecter les puces de différentes manières et de profiter de la flexibilité offerte par cette plateforme. »

Qu’est-ce qui motive ces innovations technologiques ?

« La technologie de packaging joue un rôle essentiel dans le fonctionnement des fonctions informatiques dans tous les secteurs de l'écosystème, des supercalculateurs haute performance aux centres de données, en passant par l'informatique de pointe, et tout ce qui se trouve entre les deux : stockage, transmission et action basée sur les données », a déclaré Rucker. « Les principaux moteurs des solutions technologiques sont la performance, l'évolutivité et le coût. »

_{Mark Gardner, directeur principal de l'emballage avancé à la division fonderie d'Intel}

Intel peaufine également ses services de fonderie, abandonnant ainsi une approche « tout ou rien ». Gardner a décrit le nouveau modèle de fonderie en système ouvert de l'entreprise, qui offre des services à la carte plus flexibles couvrant l'ensemble du cycle de fabrication des produits, des spécifications aux tests.

« Auparavant, il fallait utiliser tous nos services de fabrication, voire rien du tout », explique-t-il. « Mais cette nouvelle approche répond mieux à la demande et offre une plus grande flexibilité. » De plus, les tests peuvent désormais être effectués plus tôt dans le cycle de fabrication, ce qui contribue à réduire les coûts.

« C'est particulièrement important, car le Ponte Vecchio (nom de code du GPU pour centre de données Max Series) compte près de 50 puces ou tuiles », a expliqué Gardner. « Si l'une d'elles tombe en panne lors des tests finaux, il faut jeter toutes les autres puces fonctionnelles, ainsi que le boîtier très coûteux. Nous avons constaté le potentiel de gain supplémentaire que représentent les capacités de test final. »